設(shè)備包裝搬運搬遷-無塵室內(nèi)位移搬運公司-無塵室內(nèi)位移搬運的亞瑟報道：半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍從技術(shù)上講，SoC 與“3D”高帶寬內(nèi)存 HBM 堆棧的 2.5D 集成已經(jīng)是一種組合產(chǎn)品。如上圖所示，臺積電正在設(shè)想未來更豐富的拓撲組合，將 3D SoIC 與 2.5D CoWoS/InFO 相結(jié)合，作為非常復(fù)雜的異構(gòu)系統(tǒng)設(shè)計的一部分。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍與研討會上的工藝技術(shù)演示一樣，封裝技術(shù)的更新非常簡單——這表明其路線圖的成功、只需要持續(xù)執(zhí)行即可，其中有幾個代表新方向的特定區(qū)域我們將在下面突出顯示。特別值得注意的是臺積電對半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍系統(tǒng)集成工廠的投資，該工廠將支持 3D Fabric 產(chǎn)品，提供完整的組裝和測試制造能力。按照臺積電所說，這座在竹南打造首座全自動化 3D Fabric封裝廠預(yù)計今年下半年開始生產(chǎn)在大家一貫的理解中，臺積電所從事的其實是晶圓代工的業(yè)務(wù)。但進入新世紀，無論是臺積電，還是三星甚至 Intel，都把半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍封裝當(dāng)做公司的一大半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍這主要是在日益增長的性能需求與摩爾定律的逐漸失效的矛盾影響下所演進出來的折中結(jié)果。如半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍報道所說，對于許多其他應(yīng)用，摩爾定律不再具有成本效益，尤其是對于集成異構(gòu)功能而言，多芯片模塊（Multi-chip modules ：MCM）和系統(tǒng)級封裝（System in PackageSiP）等“Moore than Moore”技術(shù)已成為將大量邏輯和存儲器，模擬，MEMS等集成到（子系統(tǒng)）解決方案中的替代方案。但是，這些方法仍然是非常特定于客戶的，并且會花費大量的開發(fā)時間和成本。翻看芯片發(fā)展的歷史，其實封裝這個概念已經(jīng)存在了數(shù)十年。折中通過在封裝中組裝不同且的芯片是推進芯片設(shè)計的方法之一。今天，這個概念有時被稱為異構(gòu)集成。盡管如此，由于成本的原因，高級封裝主要用面向利基市場的應(yīng)用。但這那可能很快就會改變。因為IC縮放是推進設(shè)計的傳統(tǒng)方式，它縮小了每個節(jié)點上的不同芯片功能，并將它們封裝到單片式芯片上。但是，IC縮放對許多人來說變得太昂貴了，并且每個節(jié)點的收益都在減少。雖然縮放仍然是新設(shè)計的一種選擇，但業(yè)界正在尋找替代方案，包括高級封裝。而變化的是，該行業(yè)正在開發(fā)新的高級封裝類型或擴展現(xiàn)有技術(shù)。高級封裝背后的動機仍然是相同的。與其將所有芯片功能塞在同一個芯片上，不如將它們分解并將它們集成到一個封裝中。據(jù)說這可以降低成本并提供半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍產(chǎn)量。另一個目標是使芯片彼此靠近。許多半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍分裝使內(nèi)存更接近處理器，從而以較低的延遲更快地訪問數(shù)據(jù)。這聽起來很簡單，但是這里有幾個挑戰(zhàn)。另外，沒有一種可以滿足所有需求的封裝類型。實際上，芯片客戶面臨著各種各樣的選擇。其中：扇出（晶圓級封裝中的集成die和組件）、2.5D / 3D（芯片在封裝中并排放置或彼此疊放）和3D-IC：（在內(nèi)存上堆疊內(nèi)存，在邏輯上堆疊或者在邏輯上堆疊邏輯）就成了三種常見的選擇。此外，業(yè)界也正在追求一種稱為Chiplets的概念，該概念支持2.5D / 3D技術(shù)。這個想法是您在庫中有一個模塊化芯片或小芯片的選擇。然后，將它們集成到一個封裝中，并使用die到die的互連方案將它們連接起來。在臺積電方面，為了滿足市場對新型多芯片IC封裝解決方案的需求，他們也與其OIP合作伙伴合作開發(fā)了半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍IC封裝技術(shù)，以提供經(jīng)濟的解決方案，以實現(xiàn)摩爾定律以外的集成。2012年，TSMC與Xilinx一起推出了當(dāng)時半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍FPGA，它由四個相同的28 nm FPGA芯片并排安裝在硅中介層上。他們還開發(fā)了硅通孔（TSV），微凸點和再分布層（re-distribution-layer：RDL），以將這些構(gòu)件相互連接。臺積電基于其構(gòu)造，將該集成電路封裝解決方案命名為CoWoS（Chip-on-Wafer-on-Substrate）。這種基于積木和EDA支持的封裝技術(shù)已成為高性能和高功率設(shè)計的實際行業(yè)標準。臺積電于2017年宣布了InFO（Integrated FanOut technology）技術(shù)。它使用polyamide film代替CoWoS中的硅中介層，從而降低了單位成本和封裝高度，這兩項都是移動應(yīng)用成功的重要標準。臺積電已經(jīng)出貨了海量用于智能手機的InFO設(shè)計。臺積電于2019年又推出了集成芯片系統(tǒng)（SoIC）技術(shù)。借助前端（晶圓廠）設(shè)備，TSMC可以非常半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍地對準，然后使用許多窄間距的銅焊盤進行壓焊（compression-bond）設(shè)計，以進一步半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍小化形狀因數(shù)，互連電容和功率。