半導(dǎo)體設(shè)備搬遷搬運(yùn)-精密儀器設(shè)備裝卸搬遷的亞瑟報(bào)道：半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍在 VLSI 2021 上，imec 推出了 forksheet 器件架構(gòu)，以將納米片晶體管系列的可擴(kuò)展性擴(kuò)展到 1nm 甚至更半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍邏輯節(jié)點(diǎn)。在forksheet器件中，由于減小了 n 型和 p 型晶體管之間的間距，因此可以使有效溝道寬度大于傳統(tǒng)的環(huán)柵納米片器件。這有利于晶體管的驅(qū)動(dòng)電流（或直流性能）。此外，更小的n-to-p間距可以進(jìn)一步降低標(biāo)準(zhǔn)單元高度，逐步將標(biāo)準(zhǔn)單元推向4T軌道高度設(shè)計(jì)，這意味著4條單元內(nèi)金屬線適合標(biāo)準(zhǔn)單元高度范圍。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍但是對(duì)于 4T cell設(shè)計(jì)和 16nm 的金屬間距，即使叉板變得太窄，也難以提供所需的性能。P. 半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍等人在 2022 年 VLSI 論文中強(qiáng)調(diào)了這一挑戰(zhàn)。這就是互補(bǔ) FET 或 CFET 可以提供緩解的地方。因?yàn)樵?CFET 架構(gòu)中，n 和 pMOS 器件相互堆疊，從而進(jìn)一步半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍化有效溝道寬度。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍：“在 CFET 架構(gòu)中，n 型和 pMOS 器件相互堆疊。堆疊從單元高度考慮中消除了 np 間距，允許進(jìn)一步半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍化驅(qū)動(dòng)電流。我們還可以使用由此產(chǎn)生的面積增益將軌道高度推至 4T 及以下。”研究人員正在探索兩種可能的集成方案，以實(shí)現(xiàn)具有挑戰(zhàn)性的 nMOS-pMOS 垂直堆疊：?jiǎn)纹╩onolithic）與順序（sequential）。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍單片 CFET 流程從底部通道的外延生長(zhǎng)開(kāi)始，然后是中間犧牲層（sacrificial layer）的沉積，然后是頂部溝道的外延生長(zhǎng)。Naoto Horiguchi表示：“雖然這似乎是構(gòu)建 CFET 直接的方法，但處理流程相當(dāng)復(fù)雜。例如，堆疊方法產(chǎn)生了非常高的縱橫比垂直結(jié)構(gòu)，這為進(jìn)一步圖案化鰭、柵極、間隔物和源極/漏極觸點(diǎn)帶來(lái)了關(guān)鍵挑戰(zhàn)。”或者，可以使用由幾個(gè)塊組成的順序制造流程來(lái)制造 CFET。首先，底層設(shè)備被處理到contacts。接下來(lái)，使用晶圓對(duì)晶圓鍵合技術(shù)，通過(guò)晶圓轉(zhuǎn)移在該層的頂部創(chuàng)建一個(gè)覆蓋半導(dǎo)體層。然后，集成頂層器件，連接頂柵和底柵。Julien Ryckaert說(shuō)：“從集成的角度來(lái)看，這個(gè)流程比單片流程更簡(jiǎn)單，因?yàn)榈讓雍晚攲釉O(shè)備都可以以傳統(tǒng)的‘二維’方式單獨(dú)處理。此外，它還提供了為 n 型和 p 型器件集成不同溝道材料的半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍可能性。”