半導(dǎo)體設(shè)備裝卸搬運(yùn)-精密儀器搬遷搬運(yùn)的亞瑟報(bào)道：半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍一個(gè)芯片里面有成千上萬個(gè)晶體管，電阻，電容，任何一個(gè)小錯(cuò)誤都可能導(dǎo)致最終的流片失敗。從設(shè)計(jì)、仿真驗(yàn)證、測(cè)試每一個(gè)步驟都充斥著未知的風(fēng)險(xiǎn)。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍首先設(shè)計(jì)過程中，傳統(tǒng)的封裝的ball mapping采用純文本的模式，但是對(duì)于多芯片堆疊的2.5D/3D異構(gòu)封裝顯得很低效，如何減少迭代次數(shù)，盡可能減少基板重制和材料報(bào)廢成本就成為挑戰(zhàn)。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍其次仿真驗(yàn)證過程中，隨著 2.5D/3D 異構(gòu)封裝的應(yīng)用，封裝內(nèi)部的單元密度直線上升，芯片和封裝相互之間的影響變得更顯著。在某些 HBM 設(shè)計(jì)中，IO 接口數(shù)量龐大，同時(shí)通道跨接了封裝內(nèi)多個(gè)芯片，通道的物理尺寸也變得更長(zhǎng)。多方面的因素導(dǎo)致了在異構(gòu)封裝中信號(hào)完整性、時(shí)序、電源噪聲或許會(huì)成為新的挑戰(zhàn)。這就要求仿真工具有能力在保證精細(xì)結(jié)構(gòu)建模的同時(shí)具備大規(guī)模模型的求解能力。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍最后對(duì)于測(cè)試，由于封裝內(nèi)部的多個(gè)die互連使得可用于封裝測(cè)試的管腳相對(duì)大幅減少；封裝內(nèi)die與die之間如何進(jìn)行標(biāo)準(zhǔn)互連, 可測(cè)試設(shè)計(jì)如何實(shí)現(xiàn)？這就要求DFT工具能夠用高度自動(dòng)化的流程實(shí)現(xiàn)完備的測(cè)試結(jié)構(gòu)，生成半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍的測(cè)試圖像。