設(shè)備安裝一體化設(shè)備安裝搬運搬遷的亞瑟報道：半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍現(xiàn)在多家芯片廠商利用小芯片模型將芯片集成到現(xiàn)有的高級封裝類型中，這些裸片可以是不同工藝節(jié)點的，裸片可以并排放置，并通過專用die-to-die接口相連接，這是一種普遍且成本較低的方法。如想獲得更高的密度，可以將這些組塊封裝在2.5D或3D設(shè)計中。在此，半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍先科普下常見的三種封裝形式，一個是2D封裝，把各個Chiplet組裝在有機(jī)基材和層壓板上；一個是2.5D封裝，它的中介層使用硅或再分配層 (RDL) 扇出，用于在SoC中傳遞Chiplet間的信號；還有一個是3D封裝，它使用混合粘合技術(shù)來垂直堆疊Chiplet。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍其中2.5D封裝由于采用RRL扇出技術(shù)，能夠橋接2D技術(shù)的低成本和硅中介層的密度，又有許多代工廠以及傳統(tǒng)的OSAT提供商可提供此類服務(wù)，進(jìn)一步降低了成本，因此成為了一種有吸引力的選擇。對于那些對封裝成本和復(fù)雜度不敏感的高性能計算 SoC，并行Die-to-Die接口已成為半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍技術(shù)。這主要是因為，并行Die-to-Die接口基本上都包含了大量的（上千個）IO 引腳，來驅(qū)動跨Chiplet的單端信號。由于每個引腳的數(shù)據(jù)速率僅為幾個G字節(jié)/秒 (Gbps)（8至16 Gbps），且Chiplet之間的距離僅為幾毫米（3至5毫米），因此驅(qū)動器和接收器都可以簡化，同時實現(xiàn)遠(yuǎn)低于1e-22至1e-24的系統(tǒng)誤碼率 (BER)。不需要額外的糾錯機(jī)制，例如前向糾錯 (FEC) 和重試，系統(tǒng)BER就可以滿足要求，從而避免增加鏈路復(fù)雜性和延遲。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運‍通過簡化IO、消除串并轉(zhuǎn)換 (SerDes) 步驟，并避免超高速信號傳輸，并行Die-to-Die接口能夠?qū)崿F(xiàn)極高的能效和較低的延遲，同時支持整個鏈路的極高吞吐量。因此，并行Die-to-Die接口對于不受封裝成本和裝配限制的高性能計算應(yīng)用SoC非常有吸引力。