半導(dǎo)體設(shè)備搬運(yùn)移位移入的亞瑟半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍報(bào)道：半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍積電的3nm雖然強(qiáng)大，但三星也在緊追不放，且其代工業(yè)務(wù)一直都有成本優(yōu)勢，而3nm制程的成本更加高昂，這方面三星可能會(huì)有更多的操作空間。面對高昂的成本，以及積電也在想辦法提升競爭力，特別是要在降低成本方面多花心思。為此，該公司推出了EUV持續(xù)改善計(jì)劃（CIP），在維持摩爾定律進(jìn)程上，希望減少半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍制程EUV光罩使用道數(shù)，從而降低成本。ASML今年下半年推出的EUV光刻機(jī)NXE：3600D價(jià)格高達(dá)1.4～1.5億美元，每小時(shí)吞吐量達(dá)160片12吋晶圓，基于5nm制程的4nm進(jìn)行改良，EUV光罩層大約在14層之內(nèi)，3nm制程將達(dá)25層，導(dǎo)致成本暴增，不是所有的客戶都愿意采用。透過CIP，臺積電有望降至20層，雖然芯片尺寸將略為增加，但是有助于降低生產(chǎn)成本與晶圓代工報(bào)價(jià)，讓客戶更有意愿導(dǎo)入3nm制程。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍除了制程工藝，臺積電在封裝方面也在不斷更新內(nèi)容。8月，在 HotChips33 年度會(huì)議期間，該公司介紹了其半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍封裝技術(shù)路線圖，并且展示了為下一代Chiplet架構(gòu)和內(nèi)存設(shè)計(jì)做好準(zhǔn)備的半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍新一代 CoWoS 解決方案。據(jù)悉，臺積電半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍第5代CoWoS封裝技術(shù)，有望將晶體管數(shù)量增加至第3代封裝解決方案的20倍。新封裝將增加 3 倍的中介層面積、8 個(gè) HBM2e 堆棧（容量高達(dá) 128 GB）、全新的硅通孔（TSV）解決方案、厚 CU 互連、以及新的 TIM（Lid 封裝）方案。之后，臺積電將升級到第6代CoWoS 封裝工藝，其特點(diǎn)是能夠集成更多的Chiplet和 DRAM 內(nèi)存，預(yù)計(jì)可在同一封裝內(nèi)容納多達(dá)8組HBM3內(nèi)存和2組Chiplet。臺積電還將以 Metal Tim 的形式，提供半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍ SoC 散熱解決方案。與初代 Gel Tim 方案相比，Metal Tim 有望將封裝熱阻降低到前者的 0.15 倍。