TEM電鏡拆裝搬運調(diào)試維修的亞瑟報道：在之前召開的IEDM年度會議上，總共進(jìn)行了六次小組討論式的演講。其中，由精‌密‍設(shè)‌備‍搬‌運‍的高級副總裁Myung‐Hee Na先生做的一個題為《Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials》的演講意思。本篇精‌密‍設(shè)‌備‍搬‌運‍將逐個回顧演講內(nèi)容，由于演講內(nèi)容有不充分的地方，筆者為了讀者易于理解，適當(dāng)?shù)匮a充了演講內(nèi)容。需要說明的是，雖然這是一個說明未來CMOS邏輯技術(shù)的講座，但當(dāng)中卻省略了數(shù)個基本的前提：精‌密‍設(shè)‌備‍搬‌運‍在28納米一一22納米的世代，芯片晶體管采用的是傳統(tǒng)的平面結(jié)構(gòu)MOS晶體管技術(shù)，因此很難繼續(xù)微縮化。到了16/14納米及以后的技術(shù)節(jié)點時代，以FinFET為代表的立體結(jié)構(gòu)的MOS晶體管成為了基礎(chǔ)前提。精‌密‍設(shè)‌備‍搬‌運‍之前，能否提升MOS晶體管性能（縮短延遲時間、增加ON電流）關(guān)系著CMOS邏輯的性能。但是，就大型、高速CMOS邏輯而言，無法忽視金屬排線引起的時間延誤（且越來越大）。對16/14納米世代以后的技術(shù)節(jié)點而言，縮短排線引起的時間延誤（或者不延長）對CMOS邏輯的性能提升極其重要。在演講之初，Myung‐Hee Na先生首先展示了CMOS邏輯生產(chǎn)技術(shù)的微縮化技術(shù)藍(lán)圖。時間軸（橫軸）范圍為2011年一一2025年?？v軸為用對數(shù)表示的單位生產(chǎn)成本（美元單元）下晶體管數(shù)量，以2為底數(shù)。在2019年的7納米技術(shù)之前，幾乎都保持比率，從中也可以看出單位生產(chǎn)本下晶體管數(shù)量呈增長趨勢。精‌密‍設(shè)‌備‍搬‌運‍以上技術(shù)藍(lán)圖詳細(xì)地說明了MOS晶體管技術(shù)的變遷。在28納米技術(shù)世代，平面型MOS晶體管導(dǎo)入了HKMG（High-K Metal Gate，高介電常數(shù)金屬閘極）技術(shù)。16/14納米技術(shù)節(jié)點下，晶體管走向3D化，成為了FinFET。后來，F(xiàn)inFET持續(xù)了一段時間。