上海裝卸搬運(yùn)精密設(shè)備發(fā)現(xiàn)隨著中國(guó)半導(dǎo)體行業(yè)的發(fā)展，EDA已經(jīng)越來(lái)越成為行業(yè)發(fā)展的焦點(diǎn)。在大規(guī)模集成電路的設(shè)計(jì)中，‌‍精‌密‍設(shè)‌備‍搬‌運(yùn)‍EDA是一個(gè)必不可少的工具。整個(gè)EDA行業(yè)根據(jù)針對(duì)的設(shè)計(jì)環(huán)節(jié)不同，相應(yīng)也有不同的工具，我們認(rèn)為中國(guó)EDA行業(yè)雖然起步較晚，但是在一些環(huán)節(jié)仍然存在抓住設(shè)計(jì)范式改變的機(jī)會(huì)進(jìn)入世界前沿的機(jī)會(huì)；‌‍精‌密‍設(shè)‌備‍搬‌運(yùn)‍認(rèn)為而在其他環(huán)節(jié)中，則需要踏踏實(shí)實(shí)一步一步追趕，從而爭(zhēng)取在未來(lái)幾年內(nèi)慢慢縮短和世界水準(zhǔn)的差距，并實(shí)現(xiàn)獨(dú)立自主。

1、前端設(shè)計(jì)和驗(yàn)證：

‌‍精‌密‍設(shè)‌備‍搬‌運(yùn)‍前端設(shè)計(jì)是指電路工程師把電路設(shè)計(jì)實(shí)體化的過(guò)程，例如對(duì)于數(shù)字電路設(shè)計(jì)來(lái)說(shuō)通常就是使用Verilog等RTL語(yǔ)言來(lái)描述設(shè)計(jì)，而對(duì)于模擬電路來(lái)說(shuō)就是電路圖設(shè)計(jì)。而前端驗(yàn)證則是指通過(guò)邏輯或者電路仿真來(lái)驗(yàn)證設(shè)計(jì)是否符合預(yù)期。前端設(shè)計(jì)和驗(yàn)證往往是花費(fèi)集成電路設(shè)計(jì)工程師時(shí)間和精力的環(huán)節(jié)，其中的EDA工具將會(huì)很大程度決定整個(gè)前端設(shè)計(jì)驗(yàn)證的效率。目前在前端驗(yàn)證環(huán)節(jié)常用的工具包括Synospys的VCS，Verdi，Cadence的Jasper，Virtuoso等。

2、綜合和后端驗(yàn)證

在前端設(shè)計(jì)完成之后，需要把設(shè)計(jì)進(jìn)一步轉(zhuǎn)化（綜合）成版圖（GDS）。對(duì)于數(shù)字電路來(lái)說(shuō)，需要把使用RTL語(yǔ)言描述的邏輯設(shè)計(jì)綜合成為相應(yīng)的標(biāo)準(zhǔn)單元庫(kù)網(wǎng)表，并進(jìn)一步把該網(wǎng)表去做布局布線形成GDS。這兩步非常關(guān)鍵，也往往是數(shù)字集成電路EDA的核心競(jìng)爭(zhēng)力。而對(duì)于模擬電路來(lái)說(shuō)，由于設(shè)計(jì)規(guī)模較小而且自由度較高，通常是由工程師手動(dòng)完成電路圖轉(zhuǎn)化到版圖的過(guò)程。在得到版圖之后，后端驗(yàn)證則是無(wú)論數(shù)字還是模擬設(shè)計(jì)都需要的，包括DRC，LVS，形式驗(yàn)證，可靠性驗(yàn)證等。在綜合和后端驗(yàn)證領(lǐng)域，目前主流的工具包括Synopsys的Design Compiler，IC Compiler，Cadence的Innovus，Mentor Graphics的Calibre等。