設(shè)備機(jī)械搬運(yùn)搬遷=精密儀器設(shè)備搬運(yùn)搬遷的亞瑟報(bào)道：半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍2022 年 PCI-SIG 開(kāi)發(fā)者大會(huì)正在如火如荼舉行，而藏在無(wú)處不在的 PCIe 接口標(biāo)準(zhǔn)背后的標(biāo)準(zhǔn)委員會(huì)PCI-SIG 宣布，PCIe 7.0 規(guī)范的目標(biāo)是在 2025 年向其成員發(fā)布，數(shù)據(jù)速率高達(dá) 128 GT/s。在編碼開(kāi)銷之前，這相當(dāng)于通過(guò) 16 通道 (x16) 連接實(shí)現(xiàn) 512 GB/s 的雙向吞吐量。PCI-SIG 是 PCIe 接口背后的聯(lián)盟，這是一個(gè)由 900 多家成員公司組成的開(kāi)放行業(yè)標(biāo)準(zhǔn)。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍PCI-SIG 指出，PCIe 7.0 接口將通過(guò) x16 連接提供高達(dá) 512 GB/s 的雙向吞吐量，但這是在編碼開(kāi)銷（encoding overhead ）和標(biāo)頭效率（header efficiency）的影響之前，這兩者都會(huì)影響可用帶寬。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍PCIe 7.0 接口將繼續(xù)使用 1b/1b flit 模式編碼和隨 PCIe 6.0 引入的 PAM4 信號(hào)技術(shù)，這與PCIe 3.0 到PCIe 5.0 規(guī)范中使用的 128b/130b 編碼和 NRZ 信號(hào)相比有顯著改進(jìn)。因此，實(shí)際可用帶寬將略低于 512 GB/s 的數(shù)字，但仍代表 PCIe 6.0 接口的兩倍。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍正如我們?cè)谔D(zhuǎn)到 PCIe 4.0 和 5.0 時(shí)看到的那樣，由于更快的信號(hào)傳輸速率，PCIe 走線的長(zhǎng)度將再次縮短。這意味著在沒(méi)有額外組件的情況下，PCIe 根設(shè)備（如 CPU）和終端設(shè)備（如 GPU）之間的半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍小允許距離將縮短。因此，與我們?cè)谇皫状涌谥锌吹降南啾?，主板將需要更多的重定時(shí)器（retimers ）和由更高質(zhì)量材料組成的更厚 PCB，而 PCIe 7.0 支持將導(dǎo)致主板價(jià)格再次上漲。半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍值得注意的是，每條通道的帶寬將更高，現(xiàn)在對(duì)于 x1 連接的雙向帶寬為 32 GB/s，可以允許某些設(shè)備的“更細(xì)”連接（例如，使用 x4 而不是 x8 連接）。